Prepositional logic solver

A 32-bit MIPS processor implemented in VHDL, supporting basic instructions (R, I, and J-type). Designed and simulated using ModelSim. Implements instruction fetch, decode, execute, memory access, and write-back stages.

Counter– Registru Paralel

Este projeto implementa um relógio de xadrez utilizando a linguagem VHDL. O sistema gerencia o tempo de jogo de dois jogadores e exibe os tempos restantes em um display.

Projects for the Nexys A7 FPGA development board